FinFET晶体管的发展历程与技术原理

晶体管技术的演进是现代工程学中最引人注目的成就之一。在过去几十年中,半导体行业以非凡的一致性遵循着摩尔定律,大约每两年将晶体管密度提高一倍。这种进步推动了计算能力的指数级增长,改变了整个世界——从服务少数用户的大型计算机发展到数十亿人手中的智能手机。然而,当晶体管尺寸接近先进技术节点所需的纳米级尺寸时,基本物理限制开始威胁进一步的发展。FinFET的出现为这些挑战提供了优雅的解决方案,代表了自MOSFET发明以来晶体管设计架构上最重要的创新之一[1]。

传统晶体管缩小面临的挑战

要理解为什么需要FinFET,必须首先了解金属氧化物半导体场效应晶体管(MOSFET),这种器件自1960年代以来一直是集成电路的基本构建单元。传统MOSFET由硅衬底和源极、漏极区域组成,两者通过沟道连接,而栅极电极通过薄栅极氧化层与沟道隔离。当栅极施加电压时,会产生电场调制沟道的导电性,使电流在开启状态下能够在源极和漏极之间流动,而在关断状态下阻断电流。

图1：0.25微米技术节点的传统平面MOSFET的基本结构,显示栅极电极位于栅极氧化层之上,栅极氧化层位于硅衬底上,源极和漏极区域延伸到栅极两侧的衬底中。

这种平面结构在多年来服务行业表现良好,但随着尺寸持续缩小,严重的问题开始出现。当栅极长度降至约100纳米以下时,栅极控制沟道电位的能力开始恶化。最显着的问题是漏极诱导势垒降低(DIBL)。在这种现象中,漏极电压影响电子从源极流向漏极必须克服的势垒,有效降低了阈值电压,导致关断状态下过多的漏电流。栅极失去了对沟道的独占控制权,导致开态电流与关态电流之比下降。这种退化增加了功耗,使得可靠地区分逻辑状态变得困难。

根本问题源于静电学。在平面MOSFET中,栅极仅从一侧控制沟道。当栅极长度缩小而栅极氧化层厚度和沟道深度保持相对较大时,栅极的电场对整个沟道区域的控制效果减弱。源极和漏极的电场开始更深入地渗透到沟道中,干扰栅极控制。为了应对这种效应,工程师不得不使栅极氧化层越来越薄以增强栅极的电场。然而,当二氧化硅栅极氧化层厚度接近约2纳米以下时,量子力学隧穿会导致不可接受的栅极漏电流。

图2：摩尔定律对计算行业的影响,显示从1960年到2020年计算器件数量的指数级增长,从约100万台大型机单元增长到超过10亿台智能手机和平板电脑,这种增长得益于持续的晶体管缩放。

在1996年,当国际半导体界规划技术路线图时,0.25微米CMOS工艺代表了当时的技术水平。美国国防高级研究计划局(DARPA)在那一年启动了先进微电子计划,雄心勃勃地将目标定为开发25纳米CMOS技术。这代表着栅极长度减小了十倍,这一挑战在使用传统平面MOSFET结构时似乎几乎无法克服。1998年国际半导体技术路线图预测了未来技术节点的关键尺寸和规格,但超过某一点后,路线图表明"没有已知解决方案"来实现足够的静电控制。

通往多栅极晶体管之路

突破性的洞察来自于认识到根本问题是几何问题。如果栅极可以从多个侧面而不仅仅是从上方控制沟道,栅极的电场将更完整地包围沟道,提供更好的静电控制。这促使研究人员探索在绝缘体上硅(SOI)晶圆上制造的超薄体MOSFET。在这些器件中,沟道区域形成于位于掩埋氧化层之上的非常薄的硅薄膜中,氧化层将沟道与下方的衬底电隔离。

关键洞察是精确量化硅体需要有多薄。理论分析和器件模拟显示,对于单栅极超薄体MOSFET要实现足够的静电控制,硅厚度必须小于栅极长度的约四分之一。对于在硅薄膜顶部和底部表面都有栅极的双栅极结构,要求放宽到硅厚度小于栅极长度的约三分之二。体厚度与栅极长度之间的这种关系成为薄体晶体管的基本设计原则。

图3：针对25纳米栅极长度器件的器件模拟结果,左侧显示硅厚度为10纳米的器件,漏电流密度控制在约2.1纳安/微米;右侧显示硅厚度为20纳米的器件,静电控制不足导致漏电流密度飙升至19微安/微米,几乎高出10,000倍。

全球多个研究小组探索了实现双栅极晶体管的不同方法。1990年,日立中央研究实验室的研究人员发表了一篇开创性论文,描述了DELTA MOSFET,其中DELTA代表"全耗尽精简沟道晶体管"。该器件具有被栅极电极包围的垂直硅沟道,在沟道宽度小于0.3微米时展现出改进的静电控制。然而,垂直取向和制造复杂性使得这种结构难以集成到制造中。

FinFET的诞生

FinFET架构源于加州大学伯克利分校在1990年代后期开始的研究,作为DARPA资助的专注于25纳米晶体管技术项目的一部分。关键创新是将硅沟道垂直取向,但允许电流水平流动,平行于晶圆表面。想象一个从掩埋氧化层垂直突出的高而窄的硅鳍片。栅极电极包裹住这个鳍片的两个侧壁,通过自对准工艺形成天然的双栅极结构。源极和漏极区域位于鳍片的两端,电流沿着鳍片的长度方向流过两者之间的窄沟道区域。

这种架构提供了几个引人注目的优势。自对准的双栅极是自动的,而不需要复杂的对准程序。鳍片宽度(在静电学术语中对应于沟道厚度)可以使用侧壁间隔层光刻技术精确控制。该结构从根本上与平面CMOS工艺兼容,需要渐进式而非根本性的制造流程改变。最重要的是,提供了将栅极长度缩小到远低于25纳米所需的静电控制。

图4：双栅极FinFET结构的三维示意图,显示窄硅鳍片从掩埋氧化层垂直延伸,栅极电极跨越鳍片的两侧,源极和漏极区域位于鳍片的前后。

早期FinFET的开发与演示

第一批实验性n沟道FinFET在1998年得到演示,器件实现了低至17纳米的栅极长度。这些早期器件使用约20纳米宽、50纳米高的鳍片,采用多晶硅栅极电极和二氧化硅栅极介电层。测量的电学特性验证了理论预测,即使在这些极小的尺寸下也显示出对短沟道效应的出色控制。亚阈值摆幅测量晶体管在关断和开启状态之间切换的急剧程度,保持接近约60毫伏/十倍电流变化的理想值。漏极诱导势垒降低被抑制到可接受的水平。

次年,研究人员演示了第一批p沟道FinFET,完成了CMOS逻辑电路所需的互补晶体管对。这些器件使用硅锗栅极电极,实现了18纳米栅极长度。

图5：开创性p沟道器件的透射电子显微镜图像和电学特性,横截面图像显示硅鳍片、包括二氧化硅帽和氮化物间隔层的栅极介电层以及硅锗栅极电极,传输特性展示晶体管在关断状态(漏电流小于1飞安/微米)和开启状态(承载数百微安/微米)之间清晰切换。

关键的制造挑战是在整个晶圆上实现均匀、窄的鳍片宽度。传统光学光刻难以定义具有足够均匀性的亚光刻特征。解决方案来自侧壁间隔层光刻,也称为侧壁图像转移或自对准双重图案化。在这种技术中,首先使用传统光刻对牺牲层进行图案化。然后在该结构上共形沉积薄膜并进行各向异性回蚀,在牺牲特征的垂直侧壁上留下窄间隔层。这些间隔层用作蚀刻硅鳍片的掩模。由于间隔层宽度由薄膜沉积厚度而非光刻分辨率决定,因此可以精确均匀地控制。此外,鳍片间距自动为原始光刻图案间距的一半。

图6：间隔层光刻用于FinFET制造的优势,图表显示关键尺寸测量的累积分布,表明间隔层定义的鳍片比传统电子束光刻对鳍片宽度实现了更严格的控制,扫描电子显微镜图像显示使用该技术创建的均匀鳍片阵列。

工艺改进与性能优化

早期FinFET研究确定了几个需要工艺优化以实现竞争性能的领域。一个重大挑战是鳍片侧壁沟道中的载流子迁移率。当硅鳍片从标准(100)取向表面的晶圆上蚀刻时,垂直侧壁对应于(110)晶面。不幸的是,(110)表面上的电子迁移率显着低于(100)表面,降低了n沟道晶体管的性能。(110)表面上的空穴迁移率高于(100)表面,有利于p沟道晶体管,但n型和p型器件之间的不对称性使电路设计复杂化。

研究人员发现,高温氢退火可以平滑鳍片侧壁,减少表面粗糙度并提高载流子迁移率。

图7：有无氢退火的p沟道和n沟道FinFET的漏极电流与栅极过驱动的测量,退火工艺将电子迁移率提高了约29%,空穴迁移率提高了19%,在不改变器件尺寸的情况下显着提升了晶体管驱动电流。

另一个性能关键因素是阈值电压控制。在传统平面MOSFET中,阈值电压主要通过沟道掺杂来调节。然而,在积极缩放的FinFET中,沟道掺杂变得有问题,因为会增加随机掺杂涨落效应。首选方法是使用未掺杂或轻掺杂的硅体,通过栅极功函数工程调节阈值电压。不同的金属栅极材料具有不同的功函数——从金属中移除电子所需的能量。通过为n沟道和p沟道器件选择具有适当功函数的栅极材料,设计人员可以在不依赖沟道掺杂的情况下设置阈值电压。

图7展示了具有钼栅极的FinFET的功函数调谐用于阈值电压控制。通过离子注入将氮掺入钼中,研究人员可以改变阈值电压。较高的氮浓度使n沟道阈值电压更正,p沟道阈值电压更负,允许两种晶体管类型的独立优化。

向三栅极和体硅FinFET的演进

随着FinFET技术的成熟,研究人员探索了结构变化以提高性能和可制造性。三栅极晶体管代表了从双栅极FinFET的重要演进。在三栅极器件中,鳍片宽度相对于高度做得稍大一些,栅极电极包裹鳍片的三个表面:两个侧壁和顶部表面。这种结构放宽了严格的鳍片宽度要求,同时通过三面栅极保持良好的静电控制。

英特尔公司广泛开发了三栅极技术并展示了出色的成果。

图8：栅极长度为60纳米、鳍片宽度为55纳米、鳍片高度为36纳米的三栅极晶体管的横截面透射电子显微镜图像和电学特性,栅极电极在三个侧面完全包裹硅鳍片,只有底部表面在鳍片与掩埋氧化层连接处保持无栅极,n沟道和p沟道器件均表现出极低漏电流的出色开关特性。

通过器件模拟仔细表征了鳍片尺寸与静电控制之间的关系。对于给定的栅极长度和氧化层厚度,存在一个可接受的鳍片宽度和高度设计空间,可将漏极诱导势垒降低保持在指定阈值以下。双栅极FinFET需要窄鳍片,通常小于栅极长度的一半。三栅极器件允许更宽的鳍片,因为顶部栅极提供了额外的控制。超薄体平面晶体管需要最薄的硅体,因为只有单个顶部栅极。

另一个重大发展是调整FinFET结构以便在体硅晶圆而非绝缘体上硅晶圆上制造。体硅FinFET在鳍片下方使用重掺杂区域(称为穿通阻挡层)来防止漏电流通过衬底在鳍片下方流动。超陡逆向阱结构(掺杂浓度随深度快速增加)在相邻鳍片之间提供隔离,同时最小化与衬底的电容耦合。与绝缘体上硅相比,这种方法降低了晶圆成本并改善了散热,尽管需要额外的工艺复杂性。

集成挑战与解决方案

在FinFET从研究演示过渡到批量制造之前,必须解决几个集成挑战。源极和漏极区域的寄生电阻成为重要关注点。在平面MOSFET中,源极和漏极区域通过将掺杂剂注入相对较厚的硅表面形成。在FinFET中,窄鳍片几何形状提供的硅体积要少得多,用于形成低电阻接触。简单地将掺杂剂注入薄鳍片会导致高串联电阻,降低整体晶体管性能。

解决方案涉及选择性外延生长,将源极和漏极区域扩展到原始鳍片尺寸之外。在定义栅极后,硅或硅锗仅在暴露的硅表面上选择性生长,而不在介电区域上生长。这种外延创建了电阻更低的更大源极和漏极体积。对于p沟道器件,硅锗源极和漏极区域还在硅沟道中引入应变,增强空穴迁移率并提高驱动电流。

图9：嵌入式硅锗源极和漏极区域如何在50纳米栅极长度器件中将驱动电流提高约25%。

栅极电极功函数工程随着高k介电材料和金属栅极的引入变得更加复杂。由于量子力学隧穿导致的过度栅极漏电流,二氧化硅栅极介电材料已达到缩放极限。基于氧化铪的高k介电材料可以做得物理上更厚,同时保持相同的等效氧化层厚度,大大降低了栅极漏电流。然而,高k介电材料需要金属栅极电极而不是多晶硅,因为多晶硅栅极在高k界面处受到费米能级钉扎的影响。不同的金属栅极材料和功函数调谐层使不同晶体管类型的独立阈值电压控制成为可能。

布局与设计考虑

最新的FinFET技术

到2010年,多家半导体制造商已经在22纳米和20纳米节点上展示了高性能FinFET技术。

图10：台积电22/20纳米FinFET(栅极长度为25纳米)的透射电子显微镜横截面和电学特性,这些图像中可见的锥形鳍片轮廓是用于定义鳍片的各向异性硅蚀刻工艺的结果,n沟道和p沟道器件均实现了非常低的关态漏电流(约1纳安/微米),同时在1伏栅极过驱动下提供超过1000微安/微米的驱动电流。

英特尔公司在2011年宣布,其22纳米制造工艺将使用三栅极晶体管作为默认器件结构,标志着多栅极晶体管首次大规模生产实施。这代表了半导体历史上的分水岭时刻——在平面MOSFET缩放超过四十年后,行业正在过渡到根本上新的三维晶体管架构。英特尔和其他制造商的后续工艺节点继续改进和缩放FinFET技术。

不同薄体晶体管架构之间的竞争仍在继续。超薄体全耗尽绝缘体上硅晶体管(通常称为UTBB SOI)提供了另一种方法,在保持平面结构的同时实现薄体静电控制。

图11：20纳米UTBB SOI器件与22纳米体硅FinFET的比较,两种方法都实现了可比的漏电流控制,但FinFET展示了稍高的驱动电流,不同结构之间的选择涉及性能、制造成本、热性能和与不同电路应用兼容性之间的复杂权衡。

回顾与展望

参考文献